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多通道同步数据采集系统的设计

作者:芦苇微微 来源:本站原创 发布时间:2019-02-15 07:31

CS5451A是CirrusLogie设计的高度集成的模数转换器芯片。六个delta-A / D转换器,六个数字滤波器和一个到微控制器或DSP的串行接口集成在一个硅芯片上。 CS5451A包括三个电压测量通道,、3电流测量通道。主要区别在于可以改变三个电流测量通道的运算放大器的增益。它可以设置为1或20倍,电压通道的增益固定为1.倍。由于Δ-A / D转换器使用过采样技术和数字滤波器,因此简化了ADC前置放大器的抗混叠滤波器的设计。在此设计中,抗混叠滤波器仅设计了一阶低通滤波器。 CS5451A的框图如图1所示。

图1CS5451A框图

1)ADC电流通道增益设置为1x增益。这样,6个通道中的每个通道的增益为1.电流通道与电压配置相同。每个频道不再相同。很容易进行通用的模拟输入设计。

2)最大输入范围为+ 20V。变压器输出的电压信号通过电阻分压器网络产生高达800mV的电压信号,并通过低通滤波器进入ADC芯片。 CS5451A的电路设计如图2所示。

图2CS5451A电路设计

3)使用内部1.2V参考电源。

4)时钟输入为4.096MHz。

5)数据输出速率4.0k或2.0k由CPU控制。

2异步FIFO设计

本设计中使用的FPGA芯片是XILINX公司的XC3S100E。 XC3S100E是XILINXSPARTAN3E系列的最小容量FPGA芯片。该系列FPGA采用90nm工艺实现了低成本,高容量的要求。 XC3S100E具有以下资源:

1)有2160个逻辑单元;

2)RAM资源为87kB(包括BLOCKRAM72kB,分布式RAM15kB);

3)有两个DCM;

4)有4个乘数;

5)可以实现诸如FIFO的多个IP核。

在XILINXISE10.1集成开发工具下,使用XININX免费IP核很容易实现异步FIFO。异步FIFO位于两个独立的时钟域中,数据在一个时钟域中写入FIFO,而数据在另一个时钟域中从FIFO读取。 CS5451A控制系统框图如图3所示。异步FIFO和串并转换模块充当CPU和CS5451A之间的桥接器。串行 - 并行转换模块将ADC输出的串行数据转换为19位并行数据(其中16位为数据,3位为采样通道号0~5)写入异步FIFO,以便FIFO成为CPU前端的缓冲区。每次接收到一帧数据时,都会向CPU发送一个中断信号,通知CPU读取FIFO中的数据。图3CS5451A控制系统框图

异步FIFOIP内核的参数索引直接影响FIFO的读取速度。首先,FIFO的读取速度可以降低CPU开销,因此CPU可以有更多时间执行更高时间的任务。其次,FIFO的存储深度应该是合适的。如果深度太大,资源将被浪费。如果深度太小,控制将变得复杂,这将占用更多资源。本设计中的异步FIFO是使用ISE10.1中的参数化IP内核实现的XC3S100E芯片。由于一个CS5451A芯片总共有6个ADC通道,因此ADC的分辨率为16位。考虑到数据的可靠性,每个ADC通道的数据包括通道号(占3位),考虑到有时CPU可能不及时。读取数据,因此参数化FIFO设计中FIFO深度为64,宽度为19位。

3Design基于FPGA串并转换模块

CS5451A通过主模式串行接口输出采样数据。输出数据通过SDO输出,SCLK是输出串行时钟。 CS5451A串行输出时序图如图4所示.FSO是帧同步信号,表示数据帧的开始。如果SE信号为高,则这三个信号有效。如果它很低,则所有三个信号都处于高阻态。在此设计中,CPU初始化后将SE设置为高电平。在正常情况下,FSO信号很低。当要输出一帧数据时,FSO信号变为高电平,高电平为1 SCLK周期。当没有数据输出时,SCLK为低电平,FSO从高电平变为低电平后,SCLK时钟信号有效,数据在上升沿输出,SCLK连续16x6周期,数据串行输出,MSB第一输出。

多通道同步数据采集系统的设计

图4CS5451A串行输出时序图

由于SCLK频率非常低,当使用CPU的SPI控制器接收数据时,CPU接收4tXINe = 1s的一位,如图5所示,一帧数据为96位,并且接收到一帧数据。 96S。时间,如果CPU通过异步FIFO读取数据,因为当前控制器总线速度非常快,假设读取一个字节的数据需要100ns,读取一帧数据需要大约100ns12 = 1.2s(因为MPC8313)总线宽度为16位)无法一次读取19位数据,因此在读取FIFO中的数据时,通道编号被锁存到临时寄存器中,读取采样数据后读取通道编号,因此需要12位才能读取一帧数据。时报)。只有大约1/80的原始时间提高了CPU利用率。

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